以后要有3D CPU?三星电子突破垂直堆叠非存储芯片技术

6月17日,三星电子宣布,其半导体研发中心的研究人员在全球首次实现了栅极间距为42纳米的3D堆叠晶体管结构。这项研究成果近期被选为在日本京都举行的2026年VLSI研讨会最佳论文。


这事儿牛在哪?以前3D堆叠这活儿主要是在存储芯片上,NAND闪存有V-NAND,DRAM有HBM,都是靠“往上摞”来突破容量和带宽的天花板。现在三星把这套逻辑搬到了逻辑半导体——也就是CPU、GPU这些负责运算和控制的芯片上。


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三星电子半导体研发中心Kwon Wook-hyun表示:“回顾众多资深研究人员的发展历程,我们通过垂直堆叠结构突破了面积限制。NAND闪存中的V-NAND和DRAM中的HBM就是典型代表,这一发展趋势自然而然地延续到了逻辑半导体领域。”

内存成了AI规模化的新瓶颈

晶体管间距越小,中间的绝缘层就越薄,薄到一定程度绝缘效果就没了,电流乱窜,芯片直接罢工。


业界之前的最小纪录是48纳米栅极间距,三星这次干到了42纳米。但光靠继续“瘦身”已经不够了,物理极限就摆在那儿。所以大家的思路开始转弯——既然横向没法无限扩展,那就往纵向要空间。

技术上有啥看点?

这次三星拿出来的东西,不只是“把两个晶体管摞在一起”这么简单。


首先是尺寸。42纳米的栅极间距,是目前业界实现的最小晶体管尺寸。每个晶体管还用了3个纳米片通道,上下各3个,让电流有更宽的路可走。


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更关键的是连接方式。以前上下晶体管要连起来,得从侧面绕,像个“ㄷ”字。三星这次搞了个RBC(直接贯通接触)技术,上下直接打通,像字母“I”一样垂直连接。


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传统的平面晶体管,N管和P管是“手拉手”并排躺在硅片上的,中间要留出隔离距离。而三星这张图里,把N管和P管上下叠成了“叠罗汉”,并且用垂直的直接贯通接触(RBC结构)把上下连起来,省去了侧面的绕行线路。


这样做最大的好处是——原来并排放置占用的水平面积被省掉了,所以才能把栅极间距(晶体管之间的物理距离)从48nm压缩到破纪录的42nm。你可以理解为,原本盖平房要占两户的地,现在盖成一栋两层小楼,只占一户的地,容积率直接翻倍。


对于搞制造工艺的人来说,这张图透出的另一层信息更关键:工艺难度极高。顶部和底部的金属层要完全对准,中间的绝缘层要薄得恰到好处(太厚影响电流,太薄漏电),垂直方向要刻蚀出极深的沟槽。这也是为什么三星花了大力气强调他们攻克了“RBC直接贯通接触”技术——没有这个垂直打通的“电梯井”,两层楼就没办法高效通信。


理论上,同样面积能塞进去两倍的晶体管。两倍是什么概念?按照三星的说法,性能最多能提升100%。

行业风向已经变了

三星不是唯一在这条路上跑的人。


台积电那边在搞CFET(互补场效应晶体管),也是把P型和N型场效应管垂直堆叠在一起。英特尔也在推Foveros Direct 3D封装技术,把计算单元摞在基底芯片上面。整个行业都在从“平面微缩”往“三维集成”转。


华为前段时间也推出了“韬定律”和“逻辑折叠”技术,本质上也是往3D方向走。


这趋势背后有一个共同的驱动力:AI。


AI芯片对算力的胃口是无底洞,但功耗和面积是有上限的。三星半导体研发中心的首席研究员黄东勋说得很直白:“通过采用垂直堆叠结构,可以在相同面积内放置更多晶体管。这种结构非常适合实现人工智能时代客户对更小面积、更低功耗和更高性能的需求。”

一点看法

三星这次的技术突破,象征意义大于实际意义——至少在现阶段。


42纳米这个数字本身,放在今天台积电、三星自己的先进制程已经推进到2纳米甚至更低的背景下,单看并不惊艳。但它的价值在于打开了思路:逻辑芯片的集成度提升,不一定非要靠继续缩小晶体管尺寸,还可以靠改变空间利用方式。


这就像城市规划——地不够了,不一定要把房子越建越小,还可以把平房拆了盖高楼。高楼有高楼的问题(电梯、消防、结构强度)


对三星来说,这事儿还有一层战略意义。他们在存储领域靠V-NAND和HBM已经建立了优势,现在把同样的垂直整合能力复制到逻辑领域,是在为自己的代工业务找差异化竞争力。毕竟台积电在传统制程上的领先不是一天两天能追上的,换个赛道打,未必没有机会。




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