英特尔18A-P进入风险试产，同功耗下性能提升9%

在2026年VLSI国际研讨会上，英特尔代工公布了制程路线图的最新进展。作为18A系列的首个性能增强版本，Intel 18A-P已进入风险试产阶段，时间点和去年对外公布的路线图一致，并且与18A设计规则完全兼容，现有IP和设计流程可以直接复用。

18A-P的提升幅度

和18A相比，18A-P在相同功耗下性能提升9%，或在相同性能下功耗降低18%。配套的改动包括一项叫Power Boost的新技术，采用双接触、低电阻晶体管方案，在不增加电容的前提下提升驱动电流，把运行频率拉高。

其余几项工程层面的优化包括，通过材料和设计创新，将热阻降低20%到40%；利用几何和材料优化，将过孔电阻（芯片各层之间的垂直连接）降低10%到30%；同时，通过应变工程改善PMOS迁移率，使电流更高效地通过晶体管。

值得单独提一句的是Vt选项。18A-P在ULVT和LVT之间新加了第五组阈值电压档位，这给设计人员在速度和功耗之间留了更细的调节空间。其余规格也基本了沿用18A，包括两种单元高度180nm和160nm，接触栅极间距50nm。

GAA加背面供电的硅片实测

除了直面数据，英特尔这次拿出了真实硅片的测试结果。

英特尔院士Eric Karl给出了GAA晶体管加背面供电的量化收益，相比正面互连方案，布线面积减少11%，动态压降幅度缩小到十分之一，对应高达6%的频率提升或超过15%的动态功耗降低。

硅片与平台工程团队的Manju Shamanna则展示了基于这两项技术制造的CPU核心实测，在约0.5V的低电压下频率提升约30%，IR（内阻）压降同时下降。低电压区间能跑出这个幅度，对功耗敏感的产品非常受用。

几项更远的前瞻技术

英特尔还披露了几个面向GAA之后的长期研究。

一是单片式CFET（互补场效应晶体管）反相器，把NMOS和PMOS垂直堆叠，栅极间距做到45nm。英特尔说，这种垂直器件架构是延续逻辑微缩的新路径。

二是把氮化镓功率器件和硅基逻辑做在同一片300mm晶圆上，集成了约1000个逻辑门的数字控制模块，思路是让功率管理的控制逻辑和功率器件同工艺协同。

三是采用空气间隙集成的减成法钌互连技术，与铜互连相比，电容最多降低约35%，针对的是互连越缩越小之后电阻电容指标恶化的老问题。

这几项目前都还停留在研究和演示阶段，离量产有距离，但能看出英特尔在GAA和背面供电落地之后，已经在为下一代节点铺技术储备。

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