Cadence发布面向TSMC 3nm工艺的112G-ELR SerDes IP展示

3nm时代来临了！

Cadence在2023年TSMC北美技术研讨会期间发布了面向台积电3nm工艺（N3E）的112G超长距离（112G-ELR）SerDes IP展示，这是Cadence 112G-ELR SerDes IP系列产品的新成员。在后摩尔时代的趋势下，FinFET晶体管的体积在TSMC 3nm工艺下进一步缩小，进一步采用系统级封装设计（SiP）。通过结合工艺技术的优势与Cadence业界领先的数字信号处理（DSP）SerDes架构，全新的112G-ELR SerDes IP可以支持45dB插入损耗，拥有卓越的功耗、性能、面积（PPA）指标，是超大规模ASICs，人工智能/机器学习（AI/ML）加速器，交换矩阵片上系统（SoCs）和5G基础设施应用的理想选择。

ELR SerDes PHY符合IEEE和OIF长距离（LR）标准，在基础规格之外提供了额外的性能裕度。上方图片展示了三个张大的眼图，它们在PAM4模式下具有良好的对称性，将四个信号电平分开。3nm演示展示了E-10级的卓越误码率（BER）性能以及39dB bump间通道，与28dB Ball间插损误码率小于1E-4的标准规格相比提供了充足的性能余量。

112G-ELR SerDes IP同时支持中距离（MR）和超短距离（VSR）应用，实现不同信道更灵活的功耗节省。NRZ和PAM4信号下的数据传输速率从1G到112G，实现背板，直连线缆（DAC），芯片间以及芯片到模块的可靠高速数据传输。

SerDes IP采用领先的基于DSP的架构，通过最大可能性序列检测（MLSD）和反射抵消技术实现损耗及反射信道的系统稳定。MLSD技术可以优化BER，提供更强大的突发性错误处理能力。通过专有的实现技术，Cadence能确保MLSD的功耗开销最小。反射消除技术消除了具有实际走线和连接器的产品环境中的杂散、远距离反射，从而提供稳健的BER结果。

3nm工艺下的Cadence 112G-ELR SerDes解决方案进一步强化了我们在高性能互联IP领域的领导力，是大规模数据中心的理想选择，客户也可以从TSMC的3nm工艺中获得更显著的功耗和性能优化，是目前在PPA和晶体管领域最先进的技术。

如需了解更多112-ELR SerDes的相关内容，请访问：https://www.cadence.com/en_US/home/tools/ip/design-ip/112g-elr-56-lr-pam4-serdes/112g-elr-pam4-serdes.html。

未经允许不得转载：DOIT » Cadence发布面向TSMC 3nm工艺的112G-ELR SerDes IP展示