九月中旬，2026新思科技开发者大会在上海举行。台积电中国区总经理罗镇球与新思科技CEO盖思新先后登台，一个讲制造，一个讲工具，看似两条线，指向的却是同一个判断：AI算力需求的增长速度，已超出任何单一技术路线能够追赶的范围，芯片产业的竞争单元，正从单点技术转向系统协同。
这或许是理解当前半导体行业最重要的一个观察切口。
缺口是怎么来的
罗镇球给出了一组直观的对比。
文字、图片类模型的训练算力需求每年增长约5倍，多模态时代可能超过10倍；
推理侧，全球Token消耗量在2022至2025年间增长约500倍，而智能体AI的普及还将进一步放大这一曲线。
另一端，摩尔定律让晶体管密度大约每两年翻一倍，且增速仍在放缓。每年5倍的需求增长，对两年一倍的密度提升，这个剪刀差，就是产业当前最核心的矛盾。
台积电的应对是三条线并进。
先进制程方面，N2（2nm）已于2025年第四季度量产，后续N2P排期2026年下半年；A16节点引入背面供电技术，公开口径为2027年量产，A14/A13/A12排至2030年前。 先进封装方面，2030年单个封装有望通过多芯片堆叠容纳超过1万亿晶体管。 光互连方面，则需要一点耐心。台积电的路线是封装外光互连先行，再走向封装内共封装光学，芯片内部光链路是远期目标，现阶段产业主攻的是第二步，而非一步登天。
值得注意的是台积电自己的表述：先进逻辑制程需求增长率在2023年后超过30%，但这是受限于晶圆厂和封装厂产能供给的结果，而非需求的真实上限。瓶颈在供给侧，也在物理定律侧，唯独不在需求侧。
真正的变化在设计这一环
当工艺迭代追不上算力需求，产业开始回头改造设计本身。
芯片设计长期是一门经验密集的手艺，放多高的cell、线怎么走、功耗怎么处理，罗镇球称之为老师傅的方法。
但在先进制程下，设计空间已膨胀到人脑无法遍历的程度。
DSO.ai这类工具的本质，是把强化学习引入设计空间的搜索，把老师傅经验固化为算法，台积电披露的平均功耗下降约7%即由此而来；ASO.ai则把同样的逻辑带入更依赖个人经验的模拟电路设计，帮助芯片跨工艺节点平滑迁移。
这里有一个容易被忽略的关键词：DTCO（设计与工艺协同优化）。
三方协同，晶圆厂提供工艺参数、EDA厂商输出工具流、设计公司完成PPA收敛，最现实的落地载体就是DTCO，而DSO.ai本质上正是DTCO的AI化。它解决的不是某个工具的效率问题，而是让设计意图与制造工艺在设计早期就对齐这个相对难解决的问题（罗镇球语）。
另一个推动力来自封装侧。
3D堆叠与CoWoS不只是封装厂的事。多裸片系统会引入跨die的热耦合、信号完整性与应力问题，过去单芯片只需做单芯片仿真，现在必须电子、热、机械联合仿真。
这正是新思收购Ansys（2025年7月完成，交易规模约350亿美元）的直接动因，Chiplet时代，传统EDA必须叠加CAE多物理场能力才够用，这也是协同设计从技术口号变成产品现实的原因。
盖思新提出的任务智能体体系是这条逻辑的延伸。
每款EDA工具配一个充当专家用户的智能体，人类定义规格、检查结果、提供指导，智能体负责执行。但他同时划定了清晰的能力边界：智能体目前擅长的是RTL生成、验证用例生成、仿真迭代这类中后端重复劳动，架构定义、规格制定与架构权衡仍然由人主导，车规等高可靠场景下智能体输出还需人工二次审查。
他反复强调的那句话，无论芯片由谁设计，进入制造前的签核检查清单不会改变，实际上划定了产业底线。AI重构的是流程与分工，不是质量标准。
这不是新思一家的叙事
把视野拉远，AI改造芯片设计已是全行业共识性的范式转移，而非单一公司的营销话术。
2026年以来，全球EDA三巨头几乎同步亮出各自的智能体底牌。
新思的AgentEngineer（L4级多智能体工作流，官方口径生产率提升2倍、部分场景最高5倍）；楷登的Agentic AI Stack，由Agent Stack统一调度ChipStack、ViraStack、InnoStack、AuraStack等五大Super Agent，覆盖从数字设计、模拟设计到PCB与先进封装的全流程；西门子则推出Fuse EDA AI System，主打多模态EDA数据湖与可定制部署。
国内华大九天、芯和半导体、合见工软等厂商也在跟进布局。
三条技术路线细节不同，但方向完全一致：AI正从EDA的附加功能变成工具的操作层。
收购Ansys后，新思的TAM（可服务市场）从传统EDA扩展至EDA+CAE的更大版图，过去EDA只管芯片诞生，现在要管芯片装上板、装进整机之后的全部系统表现。
盖思新透露的两种智能体商业模式，订阅制与按软件使用量计费，以及其计划将传统按席位授权转向订阅加算力消耗混合定价的动向，意味着EDA行业可能迎来继订阅制之后的第二次定价革命。
红利不会均沾
在乐观叙事之外，有几个现实约束值得写进判断。
其一是成本门槛。DSO.ai、ASO.ai并非开箱即用，需要工艺库与参考设计数据训练，中小设计团队很难承担使用与许可成本，AI设计优化的红利大概率先向头部客户倾斜，可能形成新的马太效应。多物理场联合仿真的算力消耗同样巨大，即使有GPU加速，仿真时间与许可费用仍是推广的现实阻力。
其二是协同背后的博弈。三方协同不是简单的友好合作：晶圆厂希望设计充分挖掘工艺潜力以扩大先进制程收益，EDA厂商希望工具流深度绑定工艺以提高粘性，设计方则既想要开放工具链又需要代工厂专属优化，还要控制授权成本。
DTCO的合作模式与知识产权边界，仍是产业正在磨合的现实命题。同样，Fabless产值超过IDM的另一面，是设计公司对代工厂产能与工艺文档的高度依赖，系统公司纷纷自研芯片（小米已是典型案例），背后不完全是性能追求，也有供应链自主权的考量。
其三是中美生态的分化。据姚尧现场引述的一份美国智库调研（2026年8月发布，从两万多家公司中筛选上千家AI企业），中美AI生态呈大脑趋同、身体分化之势：模型技术路线分布相似，但美国纯软件公司占比61%、中国仅26%，中国在机器人、自动驾驶等物理形态上布局明显更重。
这一统计口径下的观察，与大会主打的Physical AI叙事形成呼应，AI竞争正在从模型能力的比拼，转向把智能转化为现实生产力的工程能力比拼，而工程能力恰恰是EDA、IP、多物理场仿真与签核这些基础设施的生意。
这也解释了为什么设计生态的中心向中国迁移（台积电预计2030年全球半导体产值中超过三分之二将来自Fabless），以及新思反复强调在中国、连世界，并宣布设立中国新思创新中心，既是市场姿态，也对应本土高端EDA工程师缺口的现实。
写在最后
这场大会表面上是一次产品与技术路线的集中展示，底层则是产业一次集体的方法论转向：当摩尔定律的接力棒开始减速，算力增长的解释权不再只属于制程工程师，而是被分摊给封装、互连、EDA、AI智能体与系统级协同。芯片设计的经验壁垒正在被算法削平，但签核标准、工艺know-how与生态协同的深度，构成了新的壁垒。 台积电预计2030年全球半导体产值上修至1.5万亿美元，其中AI与HPC占55%，数字本身仍需时间验证，但支撑这些数字的结构性变化，设计民主化、制造系统化、生态协同化，已经在发生。
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