2012年10月29日-31日，由中国计算机学会主办的 “2012年全国高性能计算学术年会”（HPC China 2012）在湖南省张家界阳光酒店召开。本届盛会围绕着高性能计算技术的研究进展与发展趋势、高性能计算的重大应用等主题展开，促进信息化与工业化的深度 融合，为相关领域的学者提供交流合作、发布最前沿科研成果的平台，推动中国高性能计算的发展。

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来自中科院的老师介绍了曙光6000 GSW芯片的相关内容。这款芯片的通信端口采用DDR的工作模式，工作频率相对较高可以达到3.125Gbps的传输速率，所以DDR端口方面的物理设计，提出了一些挑战。

另外一点就是由于芯片内部建立了管理模块和DFT的测试模拟，因为DFT所以多整个物理设计提出了挑战。在DDR端接口本身是一个双倍速率的端口，所以他 对时钟和信号持续的要求变得非常严格。除此之外芯片上还具有OCV情况，所谓OCV就是芯片的制造工艺和运行环境包括电压温度变化，会产生影响。所以再加 上DDR可一说是难上加难，所以针对在OCV模式下，采用两种方式做优化。

第一种方法：最大化共同路径，即尽可能服用时钟树上的资源，减少叶子节点的时钟偏差，使用Path-matching的方法优化时序。

第二种方法：将时序相关性强的路径尽可能靠近，即使用区域布局方法，缩小物理布局引发的偏差。

再通过这两种方法的优化之后没我们可以看到有这明显的效果。

之后是At-speed测试方法在物理设计上的实现，首先At-speed测试是为扩展芯片DFT测试能力，在常规扫描测试用于检查固定型故障外，又增加了At-speed测试，用于DFT时延测试。为支持At-speed测试，测试结构需引入片上时钟控制（OCC）模块，用于控制芯片在DFT测试模式下选择不同的时钟信号。由于At-speed工作模式下快慢时钟的切换，造成芯片内部的时钟组合变得更加复杂，未获得理想的时钟信号，采用以下方法对时钟树设计进行优化。